|
5聯(lián)盟幣
主芯片用的xilink:xc7z020-1CLG400C 位號U1
DDR :MT41J128M16HA-15E 2片 T型結(jié)構(gòu)
層疊:TOP01-GND02-SINGLE03-POWER04-POWER05-SIGNLE06-GND07-BOTTOM
數(shù)據(jù)地址線都是走5mil,間距10mil,50歐阻抗,差分對100歐
左邊的是U3,右邊是U2,U1在下
數(shù)據(jù)線:每11個(gè)為一組,U2上是D0-D15,D0-D7組走第三層,最長912mil,D8-D14組走第6層,最長1100mil;U3上是D16-D31,D16-D23組走第三層,最長1004mil,D24-D31組走第6層,最長889mil;同組同層;數(shù)據(jù)線內(nèi)誤差是25mil,差分對誤差是5mi,以DQSP為等長目標(biāo)對象,共32位數(shù)據(jù)線D0-D31。
地址線:做U1到U2 等長誤差25mil,時(shí)鐘線1780mil;做U1到U3 等長誤差25mil,時(shí)鐘線1768mil,都是已DDR時(shí)鐘信號為等長目標(biāo)對象。U2到U3互聯(lián)是同層6層,CPU到T點(diǎn)不同層,
電源:上拉電阻在U2端,上拉電阻的電源芯片放在U2上方,VDD_DDR_VREF在第4層(由3v3轉(zhuǎn)),VDD_DDR 在5層(由5V轉(zhuǎn))。DDR3信號沒有跨越電源分割平面,共15位地址線A0-14。
反應(yīng)現(xiàn)象:SDK里面跑過幾次DDR TEST,沒有報(bào)錯,但是linux kernel啟動的時(shí)候會報(bào)各種錯誤,然后僵死;在Vivado block design 里把DDR時(shí)鐘從533Mhz降到200Mhz,linux可以正常啟動。
問題1:只能跑低頻,pcb有問題?
問題2:2片DDR組成的內(nèi)存多大?
第6層:
5層全鋪VDD_DDR電源,2、7層鋪gnd。
|
第4層電源
3.jpg (125.41 KB, 下載次數(shù): 0)
第三層,左右為數(shù)據(jù)線
所有打開
(我目前收集到的這次pcb問題:1、端接好像有問題,2.端接的濾波電容靠近端接濾波,3.vref 層挖掉)
有2片 T型結(jié)構(gòu)帶端接電阻的pcb可以發(fā)我一份?1151615095@qq.com
|
|