Cortex-M系統(tǒng)中斷延遲及其測量方法

撞上電子

大家好，我是痞子衡，是正經(jīng)搞技術(shù)的痞子。今天痞子衡給大家分享的是Cortex-M系統(tǒng)中斷延遲及其測量方法。
在嵌入式領(lǐng)域里，實時性是個經(jīng)常被我們掛在嘴邊的概念，這里的實時性主要強調(diào)得是當(dāng)外界事件發(fā)生時，系統(tǒng)是否能在規(guī)定的時間范圍內(nèi)予以響應(yīng)處理，這個時間閾值越小，系統(tǒng)的實時性就越高。當(dāng)然關(guān)于這個實時性，也有軟硬之分，硬實時要求的是設(shè)定的時間閾值內(nèi)必須完成響應(yīng)，而軟實時則僅需根據(jù)任務(wù)的優(yōu)先級盡可能快地完成響應(yīng)即可。
無論是 RTOS 環(huán)境還是裸機環(huán)境下，系統(tǒng)最原始的實時性保障其實來自于 MCU 內(nèi)核的中斷響應(yīng)能力，關(guān)于中斷響應(yīng)能力有一個重要指標(biāo)叫中斷延遲時間，今天我們就來聊一聊 Cortex-M 內(nèi)核的中斷延遲及其測量方法：
一、什么是系統(tǒng)中斷延遲？所謂中斷延遲，即從中斷請求 IRQ 信號置起開始到內(nèi)核進入執(zhí)行該中斷 ISR 第一條指令時的間隔，如下圖所示， 箭頭范圍內(nèi)的 11 個周期就是中斷延遲時間。關(guān)于這個概念，ARM 公司專家 Joseph Yiu 的一篇博客 《Cortex-M內(nèi)核系統(tǒng)中斷延遲入門指南》 介紹得很詳細。