層疊設(shè)計丨你們習(xí)慣了阻抗有問題就找板廠了吧？

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作者：黃剛（一博科技自媒體高速先生原創(chuàng)文）
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在硬件工程師和PCB工程師的潛意識里，只要是PCB走線阻抗出現(xiàn)了偏差，第一時間就會去和板廠的朋友們?nèi)ズ群炔枇牧奶臁＿@個時候高速先生悄悄的告訴你們，在對板廠的阻抗加工提出質(zhì)疑之前，有沒有稍微想過一下下有可能是設(shè)計的問題呢？
: D- `, i3 h8 e" q( T一般來說，單純PCB走線的阻抗控制出了問題，的確十有八九是由于板廠對加工管控或者參數(shù)調(diào)整出現(xiàn)偏差，導(dǎo)致加工出來的走線超過了誤差范圍。因為板廠的確需要對走線阻抗進行一定范圍的保證，例如±10%甚至±8%。高速先生一度也是這么認為，直到遇到了下面這個由客戶自己進行PCB設(shè)計然后我司來制板的項目…
7 N/ g' z5 C! n1 x6 S今年的某一天，我們一個客戶拿著我們加工的板子過來，就開始抱怨說我們板廠加工的阻抗超過了10%的偏差。50歐姆的表層走線他們自己進行阻抗測試時，發(fā)現(xiàn)最低的地方只有44歐姆。還給出了他們的“證據(jù)”，也就是實測的阻抗結(jié)果。

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當然我們也是有測試的條件，于是把客戶的板子拿過來測試下，發(fā)現(xiàn)也是相同的結(jié)果，客戶的測試的確沒有問題，表明這根走線的阻抗的確就是在44歐姆左右。高速先生這個時候就提出了看看客戶的pcb設(shè)計文件，看看這根走線是不是因為比較特殊才使得我們板廠的加工出現(xiàn)了偏差，例如走線的線寬和線間距是不是太細或者其他什么加工極限的原因。
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結(jié)果打開板子一看，這的確是一根普通的走線，線寬在10mil左右，采取了表層包地處理的設(shè)計以減小串擾，看起來這對于我們公司來說應(yīng)該是比較容易加工的。
+ Z/ K: t2 U) x1 d' M一般來說，看了PCB設(shè)計，看到走線如果不是偏極限的話，高速先生也開始覺得是我們板廠的問題了。于是我們和板廠的同事聊聊，希望從他們那里得到一些有用的信息。果然，板廠的同事提供了一條很有用的信息，說客戶比較相信自己算的阻抗，因此讓板廠盡量不調(diào)整線寬，客戶算的阻抗圖如下所示：

然后我們再去測量加工出來的走線，也基本上是10mil，嚴格做到了客戶的要求。但是有個地方引起了高速先生的注意，就是走線到參考地的距離15mil，因此我們再次打開PCB文件看看客戶的疊層和設(shè)計，我們能猜想到客戶是做了隔層參考，不參考L2層參考L3層的地平面。
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3 N5 ~% `7 H8 t# ]- O' d" l2 k從設(shè)計上的確也是這樣，L3層是一個完整的參考平面。
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' \) r# G( c; Q" s- o8 Z" Z但是，但是！問題來了，客戶在L2層并沒有完全挖空，還是按照L1的包地方式進行設(shè)計，如下所示：
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關(guān)于疊層這個方面的延伸，大家可以關(guān)注高速先生的視頻如下：
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查到這里，高速先生隱約覺得這可能并不一定是板廠對走線阻抗管控出了問題導(dǎo)致阻抗偏低，有可能在設(shè)計這個根源上就出現(xiàn)了偏差。
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因此我們根據(jù)PCB設(shè)計建立了這么一組對比的3D模型，看看L2層按照現(xiàn)有的設(shè)計和把L2層地都挖空掉，也就是按照客戶所提供的阻抗計算模型的那樣子，模型就是下面這樣了。
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模型的左邊部分是現(xiàn)有的設(shè)計，右邊部分是客戶認為的設(shè)計，我們把兩種設(shè)計都做在同一個仿真模型上，這樣能有更準確的對比。
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  m  [. {* U- s/ G. P& r6 w果然，這個3D模型的仿真結(jié)果證實了高速先生的懷疑，這兩者的阻抗是不一樣的，而且差別竟有5個歐姆！
這個時候結(jié)論已經(jīng)很明確了，采取這種隔層參考的設(shè)計方式本身沒有什么問題，然而客戶在自己去算阻抗的時候卻選擇了一個錯誤的阻抗計算模型，并且客戶也以為L2層不用白不用，反正我把走線的區(qū)域挖空掉了就沒有影響了，而且L2層鋪一點地可能還更有利于串擾的控制。結(jié)果串擾可能控制上了，但是阻抗卻出現(xiàn)了嚴重的偏差，這基本上和我們板廠的加工能力沒有太大的關(guān)系，相反的，我們板廠按照客戶的“要求”成功控制到了阻抗44歐姆�。∵@時我們和客戶之間的氣氛就好像結(jié)尾這張圖片一樣了。


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快樂的蹦蹦

那文章里邊，L2層只挖掉還不行嗎？L2層不能鋪地嗎？？