IMEC | CMOS 2.0：重新構(gòu)想半導(dǎo)體技術(shù)的未來

逍遙設(shè)計(jì)自動化

引言
數(shù)十年來，半導(dǎo)體行業(yè)一直依靠CMOS技術(shù)的持續(xù)微型化來推動電子設(shè)備的進(jìn)步。在摩爾定律的指導(dǎo)下，對創(chuàng)造越來越強(qiáng)大和高效的計(jì)算系統(tǒng)發(fā)揮了重要作用。然而，隨著接近傳統(tǒng)CMOS縮放的物理極限，新的范式正在出現(xiàn)：CMOS 2.0[1]。
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傳統(tǒng)CMOS
CMOS技術(shù)一直是電子行業(yè)的支柱，提供了性能、能效和經(jīng)濟(jì)性的平衡。特別是系統(tǒng)級芯片（SoC）范式允許通用方法驅(qū)動日益復(fù)雜的系統(tǒng)。在單個芯片上集成了越來越多的晶體管，實(shí)現(xiàn)了高體量和低成本的生產(chǎn)。

CMOS的成功主要?dú)w因于兩個關(guān)鍵因素：
1. 持續(xù)微型化：遵循摩爾定律，半導(dǎo)體芯片上的晶體管數(shù)量大約每兩年翻一番。這一趨勢推動了越來越強(qiáng)大和高效的電子設(shè)備的發(fā)展。
2. 通用框架：SoC范式為在單個芯片上集成各種功能和組件提供了一個多功能平臺，滿足了廣泛的應(yīng)用需求。
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然而，推動傳統(tǒng)CMOS技術(shù)的可能性邊界時，出現(xiàn)了幾個重大挑戰(zhàn)。

- r- V$ Z! a% ]4 s, P傳統(tǒng)CMOS面臨的挑戰(zhàn)
1. 縮放的物理限制
: J9 B  N# q5 ^( `& e! e1 n隨著接近原子尺度，進(jìn)一步微型化的好處正在減少。由于晶體管RC寄生效應(yīng)增加速度快于驅(qū)動強(qiáng)度，CMOS的節(jié)點(diǎn)到節(jié)點(diǎn)性能改進(jìn)顯著降低。這發(fā)生在先進(jìn)CMOS的設(shè)計(jì)和晶圓成本因設(shè)計(jì)規(guī)則和工藝集成的復(fù)雜性而顯著增加的時候。
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& g3 u9 G& D7 p  V/ W# G) D2. 應(yīng)用和工作負(fù)載的多樣性
計(jì)算需求在越來越多樣化的架構(gòu)和應(yīng)用中的爆炸式增長正在挑戰(zhàn)CMOS的通用性質(zhì)。不同的應(yīng)用，如移動設(shè)備、高性能計(jì)算和人工智能，在性能、功耗和熱管理方面有著截然不同的需求。

7 Q, J3 k& [' ~0 C, X& K0 |6 c2 Z3. 系統(tǒng)級芯片復(fù)雜性
多核架構(gòu)的優(yōu)化導(dǎo)致了大量計(jì)算引擎的興起，從CPU和GPU到各種類型的加速器。SoC內(nèi)的存儲子系統(tǒng)也大幅多樣化，導(dǎo)致復(fù)雜的層次結(jié)構(gòu)和各種訪問機(jī)制。這種日益增加的復(fù)雜性使得在單一技術(shù)平臺上優(yōu)化所有用例變得具有挑戰(zhàn)性。
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4 c2 J" S6 Z! _# K/ Z4. 縮放障礙
% s! p# q/ Q- \  C! B& M/ @* u在整個CMOS平臺中實(shí)現(xiàn)整體縮放解決方案變得越來越困難。例如，2納米納米片技術(shù)將看到傳統(tǒng)的厚氧化物IO線路移出SoC。SRAM的縮放不如邏輯，而SoC中的功率分配需要通過背面互連網(wǎng)絡(luò)處理，因?yàn)檎�面互連電阻會變得過高。
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: L* a+ {& r  G* M7 p1 S- DCMOS 2.0的出現(xiàn)
0 u# I, n3 H' K7 ~6 e為了應(yīng)對這些挑戰(zhàn)，一個新的范式正在出現(xiàn)：CMOS 2.0。這種革命性的方法旨在為半導(dǎo)體設(shè)計(jì)和制造提供一個更加多功能和適應(yīng)性強(qiáng)的平臺。CMOS 2.0由系統(tǒng)技術(shù)共同優(yōu)化（STCO）驅(qū)動，涉及系統(tǒng)設(shè)計(jì)師和技術(shù)團(tuán)隊(duì)之間的密切合作，以確定特定應(yīng)用最合適的選項(xiàng)。
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CMOS 2.0的主要特點(diǎn)
6 l% x1 ^3 ]! K1. 定制芯片設(shè)計(jì)
+ X& q5 [$ |5 x0 C  FCMOS 2.0能夠創(chuàng)建由多個3D堆疊層中各種功能智能分區(qū)構(gòu)建的定制芯片。這種方法允許更大的靈活性，以針對特定需求優(yōu)化系統(tǒng)的不同組件。
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2. SoC內(nèi)部的異構(gòu)性
4 k7 t8 J( @$ V5 o與當(dāng)前使用混合鍵合或有源中介層等技術(shù)來解決特定限制的異構(gòu)系統(tǒng)不同，CMOS 2.0采取更具革命性的方法，將異構(gòu)性引入SoC內(nèi)部。這允許在系統(tǒng)優(yōu)化中有更大的多功能性，同時保持經(jīng)典CMOS平臺的熟悉"外觀和感覺"。
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0 D! p! V8 w. t+ o. t6 ?3. 利用先進(jìn)的互連技術(shù)
1 f0 L8 c2 h" d: w7 F1 RCMOS 2.0將利用現(xiàn)有和新的先進(jìn)2.5D和3D互連技術(shù)，包括：

密集間距Cu混合鍵合

介電鍵合

Chiplet集成

晶圓背面處理

具有異質(zhì)層轉(zhuǎn)移的順序3D集成

這些技術(shù)將實(shí)現(xiàn)SoC的高互連粒度和高技術(shù)異質(zhì)性，打破傳統(tǒng)CMOS的約束。
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; m- c! s, z. e! \& ]6 U" k圖：CMOS 2.0 具有與傳統(tǒng) CMOS 平臺相同的"外觀和感覺” (來源：imec)
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0 n& |( `- @5 J3 I4. 優(yōu)化的晶體管使用
CMOS 2.0將允許使用低電容、低驅(qū)動晶體管處理短程互連，而在單獨(dú)層中的高驅(qū)動晶體管可以管理長程互連。這種優(yōu)化可以帶來更好的性能和能效。

5. 新技術(shù)的集成
4 D1 E2 Q5 c' ~  L5 d1 J, `- bCMOS 2.0方法使引入非硅設(shè)備變得更加容易，如2D材料、新型嵌入式存儲器如MRAM或沉積氧化物半導(dǎo)體。這些新技術(shù)不受滿足通用CMOS規(guī)格的負(fù)擔(dān)，允許更大的創(chuàng)新和專業(yè)化。
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! f/ k1 m# }2 C+ @+ ^6. 擴(kuò)展的設(shè)計(jì)工具箱
對設(shè)計(jì)師來說，CMOS 2.0平臺將感覺像傳統(tǒng)CMOS，但具有顯著擴(kuò)展和更多功能的工具箱。這種增加的靈活性將允許更有針對性的優(yōu)化和創(chuàng)新解決方案來解決特定的設(shè)計(jì)挑戰(zhàn)。
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CMOS 2.0的優(yōu)勢
1. 改進(jìn)的性能和效率
& F- \& p6 c/ P5 U" T6 m' N通過允許更定制的設(shè)計(jì)和專業(yè)化組件的集成，CMOS 2.0有潛力在廣泛的應(yīng)用中提供顯著的性能和能效改進(jìn)。
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2. 成本優(yōu)化
( p  W# ^6 }( {: b7 W, w; w( `雖然芯片設(shè)計(jì)的整體復(fù)雜性可能增加，但CMOS 2.0提供了成本優(yōu)化的機(jī)會。例如，不能很好縮放的設(shè)備，如密集邏輯類厚氧化物IO、功率開關(guān)、模擬組件或MIMCAP，可以使用更具成本效益的技術(shù)節(jié)點(diǎn)集成到單獨(dú)的層中。

3. 解決縮放挑戰(zhàn)
1 v! w* d& X: U- z0 x0 iCMOS 2.0提供了一種更整體的縮放方法，允許不同的組件單獨(dú)優(yōu)化。高密度邏輯可以專注于每瓦性能，而高驅(qū)動邏輯在關(guān)鍵路徑中保持帶寬和性能。

4. 實(shí)現(xiàn)新應(yīng)用
CMOS 2.0的增加靈活性和性能潛力可以實(shí)現(xiàn)增強(qiáng)和虛擬現(xiàn)實(shí)、6G無線通信和自動駕駛汽車等領(lǐng)域的新應(yīng)用，這些應(yīng)用需要極端的性能改進(jìn)和功率減少。

CMOS 2.0的挑戰(zhàn)和考慮因素
0 A% u$ [7 H- u7 X. x  ^- A( P) |; rCMOS 2.0提供新機(jī)遇，但還有幾個需要解決的挑戰(zhàn)和考慮因素：
2 k& F* }3 v# v1. 設(shè)計(jì)工具演進(jìn)
CMOS 2.0設(shè)計(jì)的增加復(fù)雜性將需要電子設(shè)計(jì)自動化（EDA）工具的重大進(jìn)步。這些工具將需要處理3D堆疊、異構(gòu)集成和系統(tǒng)級優(yōu)化的復(fù)雜性。
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* \4 e6 A+ t' W5 O4 i2. 分區(qū)的成本和復(fù)雜性
將不同功能分區(qū)到多個層或Chiplet的過程可能引入新的成本和復(fù)雜性。平衡這些因素與潛在收益對CMOS 2.0的成功至關(guān)重要。
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+ B+ \( z& `+ {  h1 _# b: i: g3. 熱管理
: L; j2 ~6 S. a8 E隨著集成度的增加和潛在的更高功率密度，管理CMOS 2.0設(shè)計(jì)中的散熱將是一個關(guān)鍵挑戰(zhàn)。創(chuàng)新的冷卻解決方案和仔細(xì)的熱設(shè)計(jì)將是必要的。
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4. 生態(tài)系統(tǒng)協(xié)作
CMOS 2.0的成功將依賴于整個半導(dǎo)體生態(tài)系統(tǒng)的密切協(xié)作，包括芯片設(shè)計(jì)師、代工廠、設(shè)備制造商和EDA工具供應(yīng)商。

5. 標(biāo)準(zhǔn)和互操作性
, e2 M+ ], a" |0 G0 `) S8 M5 `) Z隨著CMOS 2.0實(shí)現(xiàn)更專業(yè)化和多樣化的芯片設(shè)計(jì)，確�；ゲ僮餍院烷_發(fā)行業(yè)標(biāo)準(zhǔn)對廣泛采用將變得非常重要。
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半導(dǎo)體技術(shù)的未來
向CMOS 2.0的過渡代表了半導(dǎo)體技術(shù)的范式轉(zhuǎn)變。雖然尺寸縮放將繼續(xù)發(fā)揮作用，但它將不再是進(jìn)步的唯一驅(qū)動力。相反，行業(yè)需要采用更整體的芯片設(shè)計(jì)和制造方法，考慮不同應(yīng)用的具體需求，并利用更廣泛的技術(shù)和技術(shù)。

這種過渡的早期跡象已經(jīng)可見，主要代工廠宣布計(jì)劃實(shí)施背面電源分配網(wǎng)絡(luò)。這一發(fā)展為集成功率開關(guān)等設(shè)備、遷移全局時鐘路由或添加新的系統(tǒng)功能開辟了新的機(jī)會。

結(jié)論
: |" \4 L, ~1 g& o$ {6 h, ]CMOS 2.0為半導(dǎo)體行業(yè)注入新的活力，在傳統(tǒng)縮放接近極限時提供一條前進(jìn)的道路。通過實(shí)現(xiàn)更定制和高效的設(shè)計(jì)，CMOS 2.0有潛力推動計(jì)算、通信和廣泛新興技術(shù)的持續(xù)創(chuàng)新。

實(shí)現(xiàn)CMOS 2.0的全部潛力將需要克服設(shè)計(jì)、制造和生態(tài)系統(tǒng)協(xié)作方面的重大挑戰(zhàn)。隨著行業(yè)經(jīng)歷這一過渡，平衡追求性能和效率增益與成本、復(fù)雜性和實(shí)用性考慮將變得非常重要。
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4 D% A: e) m4 L- r參考文獻(xiàn)
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